Grupos

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Edificio Ada Byron; C/María de Luna, 1; 50018-Zaragoza

Presentación

El grupo de Arquitectura de Computadores de la Universidad de Zaragoza (gaZ) nace en 1995 y su núcleo está formado por profesores del Departamento de Informática e Ingeniería de Sistemas de la Universidad de Zaragoza. Los estudiantes de doctorado se forman en el programa denominado Ingeniería de Sistemas e Informática, que posee la mención de calidad desde el curso 2003-2004. El Grupo está reconocido por la Comunidad Autónoma de Aragón como Grupo de investigación consolidado y forma parte desde su creación, en septiembre de 2004, de la red de excelencia europea HiPEAC (European Network of Excellence of High-Performance Embedded Architecture and Compilation, financiada por el FP6-IST). En la actualidad colaboramos intensamente con el Departamento de Arquitectura de Computadores de la UPC y también con la Universidad de Chalmers, Suecia. Nuestros líneas de investigación se financian gracias a organismos públicos.

Experiencia

El problema a resolver es la mejora o invención de computadores que destaquen por su alta velocidad, por su bajo consumo o por ambos. Para ello, nuestra investigación se centra en la arquitectura de computadores en general, y en la jerarquía de memoria en particular. Estamos proponiendo nuevos diseños tanto para uniprocesadores como para multiprocesadores. Nuestro método de evaluación es experimental y está basado en la simulación de modelos detallados del procesador y la memoria, ejecutando cargas reales de trabajo. Nuestra investigación es básica en el nivel regional, pero muy aplicada en un nivel mas amplio, ya que nuestros esfuerzos se encaminan a contribuir en la definición de los chips comerciales de la próxima década.

Investigación

Computación de Altas Prestaciones. Jerarquía de Memoria. El trabajo del arquitecto es tratar de diseñar las máquinas del futuro con la tecnología del futuro y para ejecutar aplicaciones del futuro. Su objetivo es diseñar computadores más rápidos y fiables, ajustando el consumo energético y el coste en función del segmento de mercado proyectado. La Jerarquía de Memoria es la responsable de aportar instrucciones y datos al procesador, Pero la velocidad del procesador crece en mayor medida que la velocidad de la memoria. En sistemas de altas prestaciones, la latencia y ancho de banda de las Jerarquías actuales serán un verdadero freno para las arquitecturas del futuro. Además, para aprovechar el número creciente de transistores disponibles es necesario diseñar Jerarquías escalables, que tengan en cuenta los retardos de comunicación dentro del chip. Todas estas consideraciones quedan amplificadas cuantitativamente si nos centramos en multiprocesadores de memoria compartida, donde el acceso a memoria puede suponer un largo trayecto por la red de interconexión. Por otro lado, la memoria puede ser el freno en los sistemas embedded debido a su consumo. Se necesitan nuevas técnicas para reducir este consumo sin perder velocidad. El subconjunto de sistemas embedded que precisa ejecución en tiempo real duro también está limitado por las actuales Jerarquías, ya que al no conocerse formas de gestión que garanticen plazos, es muy frecuente desconectar las caches. En este contexto, destacamos algunas líneas de investigación: · Diseño del banco de registros en procesadores con lanzamiento de instrucciones fuera de orden. Nuevas técnicas de control para disminuir tamaño, consumo y tiempo de acceso. · Diseño de front-ends de memoria cache en procesadores de alta frecuencia (multigigahercio). Técnicas de reparto y acceso de contenidos para aumentar rendimiento sin añadir complejidad. · Técnicas de prebúsqueda de datos en aplicaciones no numéricas. · Técnicas de predicción de acciones de coherencia en multiprocesadores de memoria compartida. Técnicas para disminuir la sobrecarga de sincronización. · Técnicas de cálculo y diseños que permitan obtener cotas ajustadas del número de fallos en cache para sistemas de tiempo real duro, sin perder el gran rendimiento aportado por el funcionamiento convencional de la cache.


Instalaciones

gaZ está situado en el Edificio Ada Byron, dentro de la zona asignada al Departamento de Informática e Ingeniería de Sistemas. Allá se encuentran los despachos de los investigadores, estudiantes doctorandos, personal administrativo y asistentes. Se comparte las instalaciones de hardware, salas de reuniones y un seminario con otros grupos del Departamento. La principal herramienta de trabajo del Grupo son sus propios recursos informáticos (cluster de PCs y dos multiprocesadores de memoria compartida) y los ofrecidos por el Centro de Cálculo del I3A.

Financiación

El gaZ está involucrado en diversos proyectos de investigación públicos y recibe subvenciones de distintas instituciones. El presupuesto total anual es aproximadamente de 100.000 €, excluyendo los sueldos de personal permanente.

Estructura y personal

El gaZ cuenta en la sede principal con tres profesores titulares, seis profesores contratados y unos 5 estudiantes de doctorado. Mantenemos una colaboración estable con dos profesores titulares de la Universidad de Valladolid y una colaboración creciente con res profesores de la Escuela Universitaria Politécnica de Teruel (un titular y dos contratados). El profesor Victor Viñals coordina el grupo.

Contacto

Edificio Ada Byron; C/María de Luna, 1; 50018-Zaragoza

Responsable del grupo

Víctor Viñals Yúfera

Miembros del grupo

Personal adscrito al grupo